| Sažetak (hrvatski) | Ovaj doktorski rad, pod naslovom "Circuit design of radio frequency identification system blocks in CMOS technology" ("Projektiranje sklopova radiofrekvencijskih identifikacijskih sustava u tehnologiji CMOS"), rezultat je istraživanja na području projektiranja sklopova niske potrošnje za radiofrekvencijske identifikacijske (RFID) sustave. Klasični RFID sustavi su pasivni što znači da energiju potrebnu za rad ekstrahiraju npr. iz elektromagnetskih valova tj. pasivni RFID sustavi nemaju bateriju. Za takve sustave karakteristična je niska potrošnja i nizak napon napajanja. Moderni RFID sustavi integrirani su zajedno sa senzorima u jedan sustav što će omogućava praćenje parametara poput npr. temperature, vlažnosti, razine osvjetljenja, atmosferskih plinova, itd. Takvi sustavi sadrže i analogno-digitalne pretvornike (AD pretvornike) pa je osim niske potrošnje vrlo važna i osjetljivost na napon napajanja. U ovom doktorskom radu projektirani su neki od najčešće korištenih sklopova u elektronici poput oscilatora, AD pretvornika i operacijskih pojačala. Posebna pozornost posvećena je postizanju niske potrošnje i imunosti na promjene u naponu napajanja. Prvo poglavlje, s naslovom "Introduction" ("Uvod"), daje kratki pregled područja istraživanja, postavlja temu istraživanja u širi kontekst, te daje motivaciju za istraživanje i kratki pregled doktorskog rada. U drugom poglavlju, s naslovom "Low-power, temperature and supply voltage compensated current starved ring oscillator" ("Strujno upravljani prstenasti oscilator niske potrošnje neosjetljiv na varijacije temperature i napona napajanja") predstavljena je arhitektura oscilatora niske potrošnje koja je neosjetljiva na varijacije napona napajanja i temperaturne varijacije. U RFID sustavima najčešće se koriste relaksacijski oscilatori zbog niske potrošnje i niskog napona napajanja. Uobičajan pristup projektiranja ovakvih oscilatora niske potrošnje i stabilne frekvencije podrazumijeva korištenje stabilnih strujnih i naponskih referenci za stabilizaciju frekvencije. U sklopovima niske potrošnje vrlo je teško postići da strujne i naponske reference budu istodobno stabilne pa se moraju pronaći nova rješenja koja ne zahtijevaju stabilne naponske odnosno strujne reference. Predloženi oscilator koristi povratnu vezu za stabilizaciju frekvencije i ne zahtijeva stabilne izvore struje da bi se postigla stabilna frekvencija. Za stabilizaciju povratne veze iskorištena je niskopropusna frekvencijska karakteristika operacijskog pojačala, tj. pojačalo se koristi kao niskopropusni filtar. Oscilator je projektiran u 0,18 µm CMOS tehnologiji tvrke UMC i zauzima površinu od 0,09 mm2. Rezultati simulacija provjereni su mjerenjima i potvrđeno je da frekvencija oscilatora ne ovisi o promjeni napona napajanja i promjeni temperature. Izmjerena frekvencija osciliranja je 3,66 MHz. Izmjerena varijacija frekvencije iznosi -1,66 %/0,36 % u temperaturnom opsegu od -20 °C do 80 °C za napone napajanja 1,2 V, 1,4 V i 1,8 V. Simulirana varijacija struje po temperaturi i naponu napajanja s uključenim varijacijama tehnoloških parametara iznosi -11 %/25%. Potvrđeno je također da oscilator ima nisku potrošnju koja iznosi 7,4 µW. Karakteristike oscilatora uspoređene su s karakteristikama sličnih oscilatora. Treće poglavlje, s naslovom "Low-power fully differential cyclic 9-bit ADC" ("9-bitni, ciklički analogno-digitalni pretvornik niske potrošnje sa simetričnim izlazima") predstavlja 9-bitni ciklički AD pretvornik niske potrošnje koji je neosjetljiv na varijacije napona napajanja. Zbog niske potrošnje, visoke brzine rada (1 kS/s - 1 MS/s) i umjerenje rezolucije (5 - 10 bita) u RFID sustavima najčešće se koriste AD pretvornici sa sljednim približavanjem (eng. successive approximation). Ovakav tip pretvornika sastoji se kondenzatorskog polja, dinamičkog komparatora i digitalne kontrole. Istraživanje AD pretvornika za RFID sustave uglavnom se fokusira na smanjenje potrošnje AD pretvornika dok se utjecaj napona napajanja zanemaruje. Budući da u RFID sustavima napon napajanja često nije stabilan, utjecaj napona napajanja na karakteristike pretvornika iznimno je važan. Projektirani AD pretvornik neosjetljiv je na varijacije napona napajanja jer koristi operacijsko pojačalo. AD pretvornik je ciklički pretvornik koji 9-bitnu analogno-digitalnu pretvodbu obavlja u tri faze. U svakoj fazi dobivaju se 3 bita. Nakon zavrčetka prve i druge faze (Faza I i Faza II) napon ostatka je pojačan i pretvoren u 3-bitnu digitalnu riječ u sljedećoj fazi. Za postizanje 9-bitne rezolucije ciklički AD pretvornik koristi 4-bitni kapacitivni digitalno-analogni (DA) pretvornik. 4-bitni DA pretvornik potreban je jer projektirani pretvornik ima prilagodljiv hod izlaznog signala na izlazu pojačala. U Fazi I i Fazi II hod signala je jednak i iznosi pola napona napajajanja pojačala dok je u Fazi III hod signala polovina hoda Faze I i Faze II, tj. četvrtina napona napajanja. Prilagodljivi hod signala potreban je zbog ograničenog napona napajanja pojačala. Projektirani pretvornik ima simetrične ulaze zbog potiskivanja smetnji. Osim potiskivanja smetnji i varijacija napona napajanja pojačalo se koristi i kao pretpojačalo koje pogoni dinamički komparator. Dinamički komparatori imaju dinamički napon pomaka koji ovisi o simetriji kapacitivnog opterećenja diferencijskog para komparatora. Da se osigura što bolja simetrija, prospojni vodovi u topologiji tranzistora su oklopljeni. Brzina rada AD pretvornika i potrošnja ovise o pojačalu. Projektirano pojačalo ima simetrične ulaze i izlaze i optimirano je s obzirom na brzinu i potrošnju. Brzina pojačala ovisi o umnošku pojačanje-širina pojasa (eng. gain-bandwidth, skraćeno GBW) i o brzini porasta izlaznog napona (eng. slew-rate, skraćeno SR). Relativno veliki GBW može se postići uporabom strminskog pojačala. Brzina pojačala ipak je najviše ograničena brzinom porasta izlaznog napona pa su razvijeni posebni sklopovi koji detektiraju SR. Pojava SR detektira se na ulazima pojačala kao razlika napona pozitivne i negativne ulazne stezaljke operacijskog pojačala. Budući da napon na ulazima pojačala može biti pozitivan i negativan koriste se dva sklopa za detekciju SR. Nakon što je SR detektiran, jedan od sklopova je uključen te povećava struju kroz pojačalo i time povećava brzinu porasta napona, tj. povećava brzinu rada pojačala. U slučaju kada nema pojave SR, sklopovi za detekciju su isključeni. SR sklopovi imaju ugrađenu histerezu koja osigurava da su SR sklopovi uključeni samo u slučaju velikog signala na ulazima pojačala jer samo veliki signal izaziva pojavu SR. Histereza je također potrebna jer bi bez histereze napon pomaka glavnog pojačala mogao uključiti SR sklopove i na taj način nepotrebno povećati potrošnju struje. Pomoću SR sklopova s ugrađenom histerezom povećana je brzina rada pojačala uz minimalno povećanje potrošnje. Izvedeni analitički izrazi za histerezu slažu se s rezultatima simulacije histereze. Operacijsko pojačalo mora imati pojačanje > 60 dB za 9-bitnu rezoluciju. Zbog toga se koristi kaskodni izlazni stupanj pojačala. Niska potrošnja i veliko pojačanje može se postići u području slabe inverzije kanala tranzistora u pojačalu. Šum pojačala najviše doprinosi ukupnom šumu pretvornika pa su izvedeni analitički izrazi za proračun šuma. AD pretvornik je projektiran u 0,13 µm CMOS tehnologiji i zauzima površinu od 0,55 mm2. Rezultati mjerenja potvrdili su da je AD pretvornik neosjetljiv na vatrijacije napona napajana i da ima nisku potrošnju od 11 µW. Pretvornik postiže brzinu uzorkovanja od 10 kS/s. Izmjerena diferencijalna nelinearnost (eng. differential nonlinearity, skraćeno DNL) je +0,26/-0,67 LSB (eng. least significant bit ), a izmjerena integralna nelinearnost (eng. integral nonlinearity, skraćeno INL) je +0,65/-0,59 LSB. Efektivni broj bitova (eng. effective number of bits, skraćeno ENOB) na frekvenciji od 250 Hz iznosi 8,4. Karakteristike AD pretvornika uspoređene su s karakteristikama drugih AD pretvornika niske potrošnje. Četvrto poglavlje "Design of low power voltage references and supply voltage for a low power ADC" ("Projektiranje naponskih referenci i izvora napajanja niske potrošnje za analogno- digitalni pretvornik niske potrošnje") predstavlja projektiranje sklopova naponskih referenci i napona napajanja za ciklički AD pretvornik. Sklopovi su projektirani na istom čipu. U dostupnoj literaturi postoje primjeri AD pretvornika koji su integrirani na istom čipu sa bežično napajanim sustavom (npr. RFID sustavi ili biomedicinski sustavi). Utjecaj stabilnosti naponskih referenci i napona napajanja na karakteristike AD pretvornika nije dovoljno istražen iako se u literaturi spominje negativan utjecaj varijacija napona napajanja na rad pretvornika. Projektirane naponske reference i napon napajanja ne utječu na rad AD pretvornika što je potvrđeno mjerenjima. Opisani sklopovi napajaju se pomoću RF/DC ispravljača i imuni su na varijacije napona napajanja. Nakon ispravljanja u RF/DC ispravljaču ulazni visokofrekvencijski signal pretvara se u istosmjerni napon napajanja VDD. Istosmjerni napon napajanja pohranjen je na kondenzatoru koji služi kao skladište energije. Nakon što VDD prijeđe definiranu gornju razinu, sklop za detekciju napona uključuje sklopove naponskih referenci, strujnih referenci i regulatore napona napajanja. Zbog uključivanja navedenih sklopova potrošnja čipa poraste pa se napon na kondenzatoru smanjuje. Nakon što napon napajanja padne ispod definirane donje razine, sklop za detekciju napajanja isključi naponske reference, strujne refrence i regulatore napona napajanja pa napon na kondenzatoru počinje rasti. Projektirana gornja razina napona napajanja je 1,82 V, a donja je 1,35 V. Sklopovi za naponske reference generiraju 3 naponske refrence za AD pretvornik čija je aritektura opisana u trećem poglavlju. Čip ima dva naponska regulatora, jedan za analogno napajanje (1,472 V) i drugi za digitalno napajanje (1,4 V) AD pretvornika. Čip je projektiran u 0,18 µm CMOS tehnologiji tvrtke UMC i zauzima površinu od 0,56 mm2. Ukupna potrošnja stuje čipa (uključujući i AD pretvornik) iznosi 22 µA. Mjerenja stabilnosti naponskih referenci AD pretvornika s obzirom na varijacije napajanja i temperature iznose 1,6 mV odnosno 10,8 mV. Mjerenja AD pretvornika pokazala su da brzina uzorkovanja iznosi 1 kS/s i da je ENOB 7,5 bita na frekvenciji od 500 Hz. Mjerenja sklopova i AD pretvornika potvrdila su da predloženi sklopovi naponskih referenci i napajanja rade u skladu sa sklopovskim simulacijama. Peto poglavlje "Symbolic regression based modelling strategy of RF/DC rectifiers for RFID applications" ("Strategija modeliranja RF/DC ispravljača za RFID aplikacije temeljena na simboličkoj regresiji") opisuje novu strategiju za modeliranja RF/DC ispravljača u vremenskoj domeni. Modeli koji su dostupni u literaturi predviđaju samo konačni iznos napona koji daje RF/DC ispravljač. Za projektante RFID sustava često je važno znati ponašanje RF/DC ispravljača u vremenskoj domeni kada se koristi s drugim sklopovima. Zbog niskog ulaznog napona (≈400 mVpp) visoke frekvencije (900 MHz), veličine opteretnog kapaciteta (>10 nF) i velikog izlaznog napona (tipično >1,2 V) vremenske simulacije ispravljača vrlo su spore. Da bi se dosegla konačna vrijednost izlaznog napona simulacije često traju danima. Poseban problem predstavljaju simulacije ispravljača i složenijih sklopova. Predložena strategija rezultira modelom koji je brz i točan te se može koristiti u vremenskim simulacijama. Predložena strategija sastoji se od tri koraka. U prvom koraku simulira se ili mjeri ponašanje s različitim niskim vrijednostima opteretnog kapaciteta. Budući da konačni napon ispravljača ne ovisi o kapacitetu, mogu se koristiti mali opteretni kapaciteti. U drugom koraku pronalazi se maksimalni iznos napona koji ispravljač može dati. Napon se zadaje kao parametar programskom alatu koji se koristi za modeliranje. Ovaj korak je potreban da bi model bio stabilan, tj. da bi konvengirao maksimalnom naponu koji je dobiven mjerenjima ili simulacijom. Treći korak je modeliranje RF/DC ispravljača. Strategija je testirana na tri različita isravljača koji imaju različite parametre (radna frekvencija, ulazni napon, izlazni napon i broj stupnjeva ispravljača) koji su projektirani u tehnologijama tvrtki IBM, UMC i AMS. U usporedbi sa simulacijama na tranzistorskoj razini modeli ispravljača dobiveni predloženom strategijom značajno skraćuju vrijeme simuliranja. Simulacije su pokazale da, u ovisnosti o opteretnom kapacitetu na izlazu ispravljača, ubrzanje iznosi od ≈1000 do ≈170000 puta. Predložena strategija je trenutno jedina strategija u vremenskoj koja daje točan iznos napona na izlazu iz ispravljača i toč no opisuje tranzijentni proces. Dobiveni model koristio se u simulacijama sklopova opisanih u četvrtom poglavlju. Šesto poglavlje "Low-power, three-stage class A/AB operational amplifier with SC CMFB" ("Trostupanjsko operacijsko pojačalo klase A/AB, niske potrošnje, s preklapajućim kapacitetima za regulaciju zajedničkog napona") predstavlja trostupanjsko operacijsko pojačalo sa simetričnim izlazima koje koristi povratnu vezu s preklapajućim kapacitetima za regulaciju zajedničkog napona. Uobičajan pristup projektiranju trostupanjskih operacijskih pojačala podrazumijeva uporabu otpornika u grani povratne veze za regulaciju zajedničkog signala (napona) pojačala. Prednost otpornika su jednostavnost izvedbe i kontinuirana regulacija zajedničkog signala. Glavni nedostatak korištenja otpornika je smanjenje diferencijalog pojačanja pojačala. Povratna veza koja koristi preklapajuće kapacitete za regulaciju zajedničkog napona ne smanjuje pojačanje pojačala. Projektirano pojačalo koristi dvije povratne veze s preklapajućim kapacitetima za regulaciju zajedničkog napona. Jedna se koristi za postavljanje pojačala u klasu A dok druga povratna veza regulira zajednički napon na izlazu pojačala. Budući da pojačalo koristi kapacitivnu povratnu vezu istražen je utjecaj kapaciteta u povratnoj vezi na stabilnost pojačala te je izveden izraz koji omogućava proračun iznosa kapaciteta. Pojačalo koristi NMCFNR (engl. nested Miller compensation with feed-forward transconductance stage and nulling resistor) kompenzaciju. Ta vrsta komenzacije odabrana je zbog jednostavnosti jer ne zahtijeva dodatne neinvertirajuće strminske stupnjeve pojačala i koristi dva kondenzatora i jedan otpornik za kompenzaciju pojačala. Pojačalo je projektirano u 0,18 µm CMOS tehnologiji tvrke UMC i zauzima površinu od 0,038 mm2. Mjerena potrošnja pojačala iznosi 36 µW. Izmjereni umnožak pojačanje-širina pojasa iznosi 1,1 MHz uz kapacitivno opterećenje od 3 pF. Vremenski odziv pojačala izmjeren je za slučaj jediničnog pojačanja za kacapicitvna opterećanja od 1 pF i 7 pF. Amplituda ulaznog napona je 1,2 V i napon napajanja 1,4 V. Mjerenja su pokazala da vremenski odziv na izlazu pojačala nema nadvišenja i da ne ovisi o opteretnom kapacitetu. Na taj način potvrđena je stabilnost pojačala i da se pojačalo ponaša kao klasa A/AB. Pojačanje otvorene petlje nije se moglo izmjeriti jer je izrazito veliko, a simulirano pojačanje 122 dB. Rezultati simulacija provjereni su mjerenjima. |
